반도체, 얼마나 더 작게 만들 수 있을까

[아이뉴스24 정종오 기자] 삼성전자와 TSMC가‘2nm(나노미터·10억분의 1미터) 공정’경쟁에 나서고 있는데 실제 반도체 칩의 핵심 소자인 트랜지스터의 크기는 아직 10nm 이상이다. 얼마만큼 더 작아질 수 있는지 원자 수준의 계산을 통해 그 한계를 예측하는 기술이 나왔다.

한국과학기술원(KAIST, 총장 이광형) 전기및전자공학부 김용훈 교수 연구팀이 컴퓨터 시뮬레이션을 활용해 차세대 반도체 소자 개발의 핵심적 난관인 트랜지스터 미세화의 한계를 분석, 예측할 수 있는 전산 설계 기술을 개발했다.

트랜지스터는 전류를 켜고 끄는 초소형 스위치이다. 스마트폰, 인공지능 컴퓨터 등을 구동하는 반도체 칩의 성능과 전력 효율을 결정하는 핵심 부품이다. 반도체 업계는 더 높은 성능과 낮은 전력 소모를 구현하기 위해 트랜지스터를 지속적으로 작게 만들어 왔다.

크기가 지나치게 작아지면 양자터널링(전자가 원래 통과할 수 없는 에너지 장벽을 뚫고 지나가는 양자역학적 현상)이 발생해 전류 제어가 어려워진다. 이 때문에 차세대 반도체 개발에서는 양자터널링의 한계 내에서 트랜지스터를 얼마나 더 작게 만들 수 있는지를 파악하는 것이 중요한 과제이다.

실험적으로 트랜지스터의 미세화 한계를 직접 확인하기는 사실상 불가능하다. 현재의 기술로는 금속 전극과 반도체가 만나는 접촉부를 원자 수준에서 정밀하게 조절하고 정량적으로 분석하기 어렵기 때문이다.

연구팀은 원자와 전자의 움직임을 기본 물리 법칙만으로 계산하는 제1원리 계산(실험 데이터 없이 물질의 성질을 계산하는 방법)을 활용해 이 문제를 해결했다. 연구팀은 금속 전극과 반도체가 만나는 부분에서 발생하는 복잡한 양자 현상을 정밀하게 분석할 수 있는 다공간 밀도범함구론이라는 새로운 이론-계산 체계를 직접 개발해 보고한 바 있다.

이번 연구에서는 이를 기반으로 접촉저항(금속 전극과 반도체가 만나는 부분에서 발생하는 전류 흐름의 저항)과 양자터널링 한계(전자가 새어 들어가 전류 제어가 어려워지는 최소 길이)를 원자 수준에서 예측할 수 있는 전산 설계 플랫폼을 구축했다. 실제 반도체를 제작하기 전에 컴퓨터 시뮬레이션만으로 소자의 성능과 한계를 예측할 수 있다는 의미다.

김용훈 교수는 “이번 연구는 차세대 트랜지스터가 어디까지 작아질 수 있는지를 규정할 새로운 물리적 기준을 제시했다는 점에서 의미가 크다”며 “실험적으로 확인하기 어려운 10nm 이하 영역의 양자역학적 현상을 계산으로 분석해 차세대 트랜지스터 설계에 활용할 수 있는 길을 열었다”고 말했다.

김태형 박사가 제1저자로 참여한 이번 연구(논문명: Ab initio transfer length method simulations of tunneling limits in 2D semiconductors)는 계산 분야의 국제학술지 ‘네이처 파트너 저널 npj Computational Materials'에 5월 28일자 온라인판에 실렸다.